`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2022/08/27 15:39:42
// Design Name: 
// Module Name: tri_and_gate
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module tri_and_gate(
    input clk,
    input A,
    input B,
    output reg Y
    );

always@(posedge clk)begin
    Y<=A&B;
end

endmodule
